實(shí)時采樣技術(shù)是普通電子測量儀器中常用的信號采集手段，其對信號數(shù)據(jù)獲取的能力受到儀器中A/D模塊的zui高采樣率的限制。為了彌補(bǔ)這個限制，我們采用隨機(jī)采樣技術(shù)，這樣對于器件的選用有很大的余地，可大幅度降低制造成本。

隨機(jī)采樣的原理

    根據(jù)Nyquist采樣定理，當(dāng)信號的頻率遠(yuǎn)遠(yuǎn)大于A/D的采樣頻率時，信號波形是無法重新構(gòu)建的。所以對高速的信號可以采用隨機(jī)采樣。隨機(jī)采樣是通過測量每次A/D采樣序列的起點(diǎn)和固定基準(zhǔn)點(diǎn)(信號觸發(fā)點(diǎn))的時間差Δt，由于Δt具有隨機(jī)性，所以通過對信號的n次采樣，如果n足夠大，通過隨機(jī)采樣序列的疊加就可以將信號波形恢復(fù)出來。其原理如圖1所示。

數(shù)字熒光示波器中隨機(jī)采樣技術(shù)的設(shè)計(jì)與實(shí)現(xiàn)

    由于每輪采樣時，Δt是一個隨機(jī)值，如果將取樣周期T等分為M段，每段分別對應(yīng)0～M-1間的一個值。經(jīng)過若干輪采樣后，就可以取遍一個采樣周期T內(nèi)所有的M值。在周期性輸入信號的前提下，就可以用多輪采樣數(shù)據(jù)序列重建出原信號波形。在圖1中，M=4，需要進(jìn)行四輪采樣。

隨機(jī)采樣系統(tǒng)的總體設(shè)計(jì)方案

系統(tǒng)電路設(shè)計(jì)方案

    圖2為隨機(jī)采樣系統(tǒng)電路框圖。被測信號經(jīng)模擬通道進(jìn)行衰減、放大后，由快速模數(shù)轉(zhuǎn)換器(FADC)進(jìn)行采樣和量化，將采樣后的數(shù)據(jù)送至FPGA并緩存在FIFO中。同時被測信號經(jīng)觸發(fā)電路后產(chǎn)生觸發(fā)信號，經(jīng)隨機(jī)采樣時間測量電路產(chǎn)生觸發(fā)點(diǎn)與其后*個采樣脈沖之間的時間差Δt。慢速模數(shù)轉(zhuǎn)換器SADC把Δt變?yōu)閿?shù)字量，送至FPGA。

    FPGA是系統(tǒng)的控制核心，通過SPI串行總線接收ARM發(fā)送的各種控制命令，對系統(tǒng)工作實(shí)行控制，并完成波形數(shù)據(jù)的數(shù)字熒光處理。

    隨機(jī)采樣時，F(xiàn)PGA內(nèi)部的控制模塊根據(jù)ARM發(fā)來的控制命令對外部隨機(jī)采樣時間測量電路的工作進(jìn)行控制，波形重建模塊根據(jù)讀取的值計(jì)算出對應(yīng)的0～M-1間某個組數(shù)值I，并根據(jù)I值進(jìn)行各組采樣數(shù)據(jù)的排序，計(jì)算出對應(yīng)的RAM存儲地址，并將FIFO中緩存的各組采樣數(shù)據(jù)按相應(yīng)的地址存入RAM中。
當(dāng)組數(shù)值I遍布0～M-1間所有值時，則一個完整的波形已經(jīng)被重建好，波形重建模塊將RAM中組好的數(shù)據(jù)送至數(shù)字熒光處理模塊轉(zhuǎn)換為顯示波形的圖像數(shù)據(jù)，數(shù)字熒光處理模塊會定時將波形圖像數(shù)據(jù)送至ARM顯示。

    整個隨機(jī)采樣時間測量電路的關(guān)鍵是對Δt的測量和波形數(shù)據(jù)的重組。